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케이던스, 회로도 볼 수 있는 합성(Synthsis) EDA툴 개발

반도체 설계자동화(EDA) 툴 업체 케이던스가 반도체 설계 전 과정에서 회로도를 눈으로 볼 수 있는 제품군을 완비했다. 그동안 매뉴얼로만 작업해야 했던 합성(Synthesis) 단계에 `비쥬얼` 기능을 넣은 제품을 추가했다.

케이던스코리아(대표 신용석)는 제품 개발 시간을 최고 5배까지 단축할 수 있는 비쥬얼 점증적(incremental) 합성(Synthesis) 툴을 개발하고, 오는 6월 출시한다고 14일 밝혔다.

반도체 회로는 설계 전단계(프론트)에서 레지스터 이행 시뮬레이션(RTL), 물리적 합성(Physical Synthesis), 게이트 시뮬레이션, 플레이스먼트앤드라우팅(P&R), 시간(타이밍) 체크를 거친다.

이 중 물리적 합성 분야는 지금까지 실제 회로도를 그려서 보는 시뮬레이션 기능이 제공되지 않았다. 회로도를 볼 수 없기 때문에 오류를 수정할 때 소스코드가 수천개 있더라도 이를 일일이 읽고 컴파일링(소스코드를 실행파일로 변환하는 작업)을 수행해야 했다. 이 제품을 사용하면 오류가 난 소스코드를 정확히 찾아 한번만 컴파일링 하면 된다.

또 타이밍 체크 과정을 물리적 합성 이전에 할 수 있는 새로운 방식을 도입했다. 회로도를 그리는 단계부터 타이밍 체크툴이 작동하기 때문에 오류 보정(Engineering Change Order) 시간을 획기적으로 줄여준다. 타이밍 체크는 반도체 설계가 바뀌었을 때 신호 전달 시간 변화를 측정해 조정하는 것을 말한다.

신용석 사장은 “이번 제품은 매출 증가에도 크게 기여할 것”으로 기대했다.

EDA는 개발자가 프로그래밍을 하면 이를 설계·공정에 적용할 수 있도록 구성된 통합 소프트웨어다. 소스코드를 회로도로 바꿔주며 설계도 오류를 찾고 보정까지 해준다.

© 2014 전자신문 & etnews.com 무단전재 및 재배포금지
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