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립부 탄 케이던스 CEO, "칩 설계부터 PCB 실장까지 케이던스 천하 만들겠다"

지난해부터 ARM과 협력해 온 반도체자동설계프로그램(EDA) 툴 업체 케이던스가 14·16나노미터(㎚) 핀펫(FinFET) 공정이 도입되는 올해와 내년을 기점으로 경쟁사를 완전히 뛰어넘겠다는 야심찬 전략을 세웠다. 칩에서 인쇄회로기판(PCB) 설계까지 전자제품 시스템을 구성하는데 필요한 모든 디자인 툴을 갖춘데 따른 자신감의 표현이다.

립부 탄 케이던스 CEO <립부 탄 케이던스 CEO>

립부 탄 케이던스 최고경영자(CEO)는 16일 고객사 초청 기술포럼인 `CDNLive` 참석차 방한해 “지난 5년간 인수합병(M&A)을 단행하고 인력도 대폭 충원해 EDA 툴과 설계자산(IP) 포트폴리오를 구축했다”며 “ARM IP 기반 TSMC의 16㎚ 공정과 삼성전자 14㎚ 공정 모두 케이던스의 IP를 활용해 테스트 칩을 만든 것”이라고 말했다. TSMC·삼성전자·글로벌파운드리즈 같은 외주생산(파운드리) 업체뿐만 아니라 인텔·ARM 등 프로세서 업체와 모두 손을 잡았다.

지난 5년 사이 이 회사는 디날리시스템, 텐실리카, 코스믹, 에바트로닉스 등 IP 업체들을 공격적으로 사들였다. 검증, 메모리 DDR, 호환형 프로세서, 오디오·비디오, 베이스밴드, 아날로그, 혼성신호 등 메모리와 시스템반도체를 망라하는 IP를 보유했다. 지난해부터 고급 엔지니어 150여명, 대학 졸업생을 100명 이상 각각 채용해 인력도 크게 늘렸다.

EDA 솔루션도 설계, 공정, 패키지, PCB 제작툴을 다 갖췄다. 이번에 출시한 `TEMPEUS`은 칩을 한번에 설계할 수 있도록 만든 디자인 툴이다. 탄 CEO는 “14·16㎚ 이후 10㎚ 칩과 공정을 설계하면서 기존보다 디자인 비용이 기하급수적으로 늘어나는데, 이를 보완하기 위한 것”이라고 설명했다.

향후 기술 개발 동향에 대해서는 저전력·병렬(Parallelism)에 주안점을 두겠다고 설명했다. 저전력 IP를 제공하고 검증 기간을 최대한 줄일 수 있는 툴을 제공할 계획이다.

탄 CEO는 “디자인이 복잡해도 칩 개발, 패키지, 시스템 실장, 소프트웨어 포팅을 일괄적으로 검증할 수 있는 체계를 도입할 것”이라고 말했다.

점점 중요성을 더해가는 패키지 분야도 강화한다. 패키지의 전자파(EMI)·정전기(ESD)·신호집적 성능을 높이고 PCB와 연계해 설계할 수 있는 제품을 개발하고 있다.

탄 CEO는 케이던스를 경영하면서 벤처캐피털 월든인터내셔널 회장을 겸임하고 있다. 국내 실리콘마이터스와 하이딥에 투자한 바 있다. 그는 “최근 소프트웨어 스타트업 투자자는 많지만 반도체 투자자는 씨가 말랐다”며 “한국에도 좋은 반도체 회사가 있다면 투자할 것”이라고 말했다.

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