반도체 설계자동화(EDA) 솔루션 업체 케이던스가 생산성을 10배 높여 칩 전력·성능·면적(PPA) 전반을 향상시킬 수 있는 합성(Synthesis) 단계 솔루션을 내놨다. 시스템반도체 툴 라인업을 강화하는 모양새다.
세계 2위 반도체 EDA 솔루션 업체 케이던스가 생산성을 10배 끌어올릴 수 있는 레지스터이행시뮬레이션(RTL) 합성 및 물리적 합성(Physical Synthesis) 통합 솔루션 ‘케이던스 제너스 신세시스 솔루션’을 출시한다고 8일 밝혔다.
EDA툴은 칩의 각 영역을 설정하는 설계 단계부터 전공정, 후공정, 검사 등 칩 제작 전반에 쓰인다. 칩 회로 설계의 전단계는 레지스터이행시뮬레이션(RTL), 물리적 합성, 게이트 시뮬레이션, 플레이스먼트앤라우팅(P&R), 시간(타이밍) 체크 과정으로 구성돼 있다.
시스템반도체(SoC) 중 자동차나 산업용 프로세서는 합성 단계가 복잡하다. 최근 전력·성능·면적(PPA) 등 요구되는 성능이 높아지면서 칩을 설계할 때 걸리는 시간이 늘었다.
이 솔루션은 다양한 대규모 병렬 아키텍처를 통합하고 계층구조와 무관하게 1000만 인스턴스(Instance) 이상을 처리하게 만들었다. 합성 단계 작업을 기존보다 5배 빠르게 할 수 있다. 인스턴스는 객체지향 프로그래밍(OOP)을 할 때 어떤 등급에 속하는 각 객체를 뜻한다. 이를테면 ‘목록(list)’이라는 등급을 정의한 뒤 ‘본인 목록(my list)’이라는 객체를 만들면 그 등급의 인스턴스가 생성됐다고 말한다.
파울 커닝햄 케이던스 연구개발(R&D) 부사장은 “쿼드코어 중앙처리장치(CPU) 16개를 사용했을 때를 기준으로 이틀만에 총 3400만 인스턴스를 설계할 수 있었다”고 말했다.
칩 레벨에서 그린 회로 설계는 시간과 배치에 적합하게 RTL 유닛레벨과 통합해야한다. 이 솔루션은 칩 레벨과 유닛 레벨 간 합성 시 물리적 컨텍스트를 자동 인식할 수 있는 기능을 도입해 이 단계의 반복 횟수를 전보다 2배 줄였다.
여기에 데이터 최적화 엔진을 도입, 데이터가 오가는 경로를 종전보다 20% 줄여 고객사가 원하는 PPA 값에 걸맞는 아키텍처를 보다 빨리 찾아낼 수 있게 했다. 이를 통해 전체 RTL 설계 시 생산성을 10배 높였다는 설명이다.
회사는 특히 그래픽프로세서(GPU) 및 코어 전문 업체 이매지네이션(Imagination)과 협력해 시장을 공략하겠다는 전략이다. 다른 GPU에서도 이 솔루션을 쓸 수 있지만 생산 시간을 줄이려면 이매지네이션의 GPU를 쓰는 게 유리하다.
이매지네이션의 GPU는 독자적인 병렬 아키텍처 구조로 전력 소모량이 얼마 되지 않는 게 특히 강점이다. 케이던스는 이매지네이션의 지적재산권(IP)을 이 솔루션에 도입해 이 회사 GPU와의 호환성을 높였다. 이매지네이션의 GPU 중 하나인 파워VR GE7800 제품에서 이 솔루션을 쓰면 PPA 저하 없이 그렇지 않았을 때보다 처리 시간을 5배가량 줄일 수 있다.
아니루드 데브건 케이던스 수석부사장은 “칩의 성능을 끌어올리기 위해서는 아키텍처 레벨에서부터 RTL 설계의 생산성을 높여 최적화를 하는 게 중요하다”며 “이번 솔루션으로 고객사가 더 좋은 칩을 단시간에 내놓을 수 있을 것”이라고 말했다.
김주연기자 pillar@etnews.com
