삼성, 2020년 3나노 파운드리 공정 적용 박차…美서 설계 키트 공개

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정은승 삼성전자 파운드리사업부 사장이 지난 14일(현지시간) 열린 삼성 파운드리 포럼 2019에서 연설하고 있다. <사진=삼성전자>
<정은승 삼성전자 파운드리사업부 사장이 지난 14일(현지시간) 열린 삼성 파운드리 포럼 2019에서 연설하고 있다. <사진=삼성전자>>

삼성전자가 3나노 파운드리 공정 개발에 박차를 가한다. 2020년 3나노 초미세 공정 로드맵을 지난해 밝힌데 이어 올해는 관련 공정 설계 키트를 발표하며 공정 실현에 한 발짝 다가갔다. 최근 대만 파운드리 TSMC와 초미세공정 기술 경쟁이 벌어진 가운데 3나노 공정을 선점하면서 파운드리 주도권을 쥐겠다는 전략이다.

삼성전자는 14일(현지시간) 미국 산타클라라 메리어트호텔에서 개최한 '삼성 파운드리 포럼 2019'에서 차세대 3나노 공정에 도입할 설계 키트를 선보였다.

공정 설계 키트는 파운드리 회사 제조공정에 최적화된 설계를 지원하는 데이터 파일이다. 이를 활용하면 반도체 설계 업체가 제품 디자인을 보다 쉽게 할 수 있어 시장 출시까지 소요 기간을 단축하고 경쟁력을 높일 수 있다.

설계 키트 공개가 삼성전자 3나노 공정 개발이 완료됐다는 것을 의미하지는 않는다. 하지만 파운드리 경쟁사들이 공개하지 않았던 3나노 체제를 선도하고 있다는 데 의미가 있다.

삼성전자는 지난해 포럼에서 반도체 트랜지스터 게이트를 윗면, 앞면, 뒷면에 이어 아랫면까지 적용할 수 있는 최첨단 GAA(Gate-All-Around)를 3나노 공정으로 실현하겠다고 공개한 바 있다. 선언 이후 1년 만에 3GAE(3나노 Gate-All-Around Early, 1세대 GAA) 공정 설계 키트 배포로 첫 결과물을 내놓은 것이다.

삼성전자 관계자는 “3GAE 공정은 최신 양산 공정인 7나노 핀펫 대비 칩 면적을 45%가량 줄일 수 있으며, 약 50% 소비전력 감소와 35% 성능 향상 효과를 기대할 수 있다”고 밝혔다. 또 “2020년 3나노 공정 구현이 완료됐을 때 디자인 키트를 제공하면 삼성전자 뿐 아니라 설계 회사도 칩 생산에 차질을 빚을 수 있어 우선 공개하는 것”이라고 덧붙였다.

향후 삼성전자는 3나노 공정에서 MBCFETTM(멀티 브릿지 채널 FET) 독자 기술로 차별화된 장점을 설계 업체에 제공할 계획이다. MBCFETTM은 기존의 가늘고 긴 와이어 형태 GAA 구조를 한층 더 발전시켜 종이처럼 얇고 긴 모양의 나노시트를 적층하는 방식이다. 전력효율을 높이면서 핀펫 공정과 호환성이 높아 기존 설비와 제조 기술을 활용할 수 있다는 장점을 가지고 있다.

삼성전자는 또 팹리스 고객에게 설계 편의를 제공하기 위해 SAFETM-클라우드 서비스를 시작한다고 밝혔다. 이 서비스는 아마존웹서비스(AWS), 마이크로소프트, 자동화설계툴(EDA) 회사인 케이던스, 시놉시스와 함께 진행한다. 반도체 설계 회사들은 이 서비스로 삼성전자와 파트너사가 제공하는 공정설계키트(PDK), 설계방법론(DM), EDA 툴, 설계 자산 등을 이용해 투자 비용을 줄이고 보다 빠르게 반도체를 제작할 수 있다.

이번 포럼에는 글로벌 팹리스 고객과 파트너사 800여명이 참가해 인공지능(AI), 5G, 자율 주행, 사물인터넷(IoT) 등 4차 산업혁명 시대를 주도할 반도체 기술을 공유했다.

정은승 삼성전자 사장(파운드리사업부장)은 “반도체 공정과 생산, 패키지 분야의 앞선 기술뿐 아니라 파운드리 업체와 고객, 파트너가 서로 신뢰하고 비전을 공유하는 것도 매우 중요하다”고 말했다.

강해령기자 kang@etnews.com