TSMC, 5㎚ 설계 인프라 구축…삼성과 미세공정 기술 대결 가열

글자 작게 글자 크게 인쇄하기

대만 파운드리 업체 TSMC가 시높시스, 케이던스 등 반도체 설계툴 업체들과 협력해 5나노미터(㎚) 설계 인프라 구축을 완료했다. 업계에서는 5나노 공정을 구현하기 위한 준비가 막바지에 다다른 것으로 분석하고 있다. 삼성전자와의 미세공정 기술 경쟁이 가열되는 양상이다.

TSMC, 5㎚ 설계 인프라 구축…삼성과 미세공정 기술 대결 가열

8일 업계에 따르면 최근 TSMC는 5㎚ 공정에 활용할 시스템 반도체 설계 플랫폼 '오픈 이노베이션 플랫폼(OIP)' 제작을 완료했다고 밝혔다.

이 플랫폼은 시높시스, 케이던스, 멘토그래픽스 등 세계적인 시스템 반도체 설계 프로그램 제작 업체들과 협력해 EDA 툴, 설계 자산(IP) 포트폴리오 등을 제공하는 설계 인프라다.

TSMC 측은 “5나노 공정으로 인공지능과 5G 시대로 고도화한 칩 제조에 대응할 수 있다”며 “ARM의 코어텍스-A72 코어 기반 기준 집적도를 1.8배 정도 늘릴 수 있고, 칩의 정보 처리 속도도 15% 이상 개선됐다”고 설명했다.

업계에서는 TSMC가 5나노 공정 설계 인프라까지 갖춘 것은 사실상 5나노 설비 구축이 완료 단계에 다다른 것으로 분석하고 있다.

시스템반도체 업계 관계자는 “새로운 공정 설비를 갖추기 위해서는 설계툴 업체들과의 조율도 필요한데, 툴 업체들이 직접 파운드리 회사를 드나들면서 플랫폼을 함께 만든다”며 “글로벌 주요 설계 툴 회사들까지 언급한 것은 5나노 공정 준비가 거의 끝났음을 의미하는 것”이라고 전했다.

5㎚ 공정은 반도체 설계 회로 사이의 간격을 5㎚로 구현하는 초미세 공정을 말한다. 회로 사이 간격(선폭)이 좁을수록 칩의 부피는 줄이면서 더욱 많은 정보를 담을 수 있다. 현재까지 업계 최신 기술은 머리카락 굵기 70만분의 1 수준인 7㎚ 공정이다.

TSMC는 올 상반기 극자외선(EUV) 노광장비를 이용한 5나노 공정으로 '위험 생산(risk production)에 들어가는 등 이 공정에 공격적으로 투자하는 것으로 알려진 바 있다. 위험 생산은 칩 양산에 돌입하기 전 공정을 점검하기 위한 과정이다. TSMC는 위험생산을 거쳐 2020년 대량 생산을 목표로 하고 있는 것으로 전해진다. 일부 중국 외신에서는 “TSMC가 아이폰 12에 들어갈 5나노 칩 시제품 생산을 진행하고 있다”는 보도도 나왔다.

TSMC가 5나노 공정을 선점하면서 삼성전자의 치열한 미세공정 공방전도 예상된다. 삼성전자는 지난해 10월 EUV를 활용한 7나노 공정 시험 가동을 시작하면서 업계 1위 TSMC를 바짝 뒤쫓고 있다. 삼성전자는 2020년까지 3나노 EUV 공정을 개발하며 맞불을 놓을 방침이다.

정은승 삼성전자 파운드리사업부 사장은 지난해 한 반도체 학회에 참석해 “3나노 공정 성능 검증을 마치고 기술 완성도를 높여가는 중”이라고 밝혔다.

강해령기자 kang@etnews.com