D램 최첨단 공정 `원가와의 경쟁`

📁관련 통계자료 다운로드미세공정 선도기업 3사의 원가 경쟁력 강화 방안 D램 미세공정 도입을 선도하고 있는 삼성전자·하이닉스반도체·엘피다반도체가 최첨단 공정에서 원가와의 경쟁에 돌입했다. 특히 하이닉스는 업계 최초로 전도율이 높은 텅스텐(W)을 반도체게이트 소재로 채택하는 등 새로운 도전도 불사하고 있다.

 17일 관련업계에 따르면 삼성전자와 하이닉스는 독자 개발한 첨단 D램 설계 및 공정 기술을 60나노대 최첨단 제품 생산에 도입, 웨이퍼당 생산칩 수(넷다이)를 크게 늘리는 방법으로 원가 낮추기에 총력을 쏟고 있다.

 또 엘피다는 일본 본사 팹에서 생산하던 최첨단 D램 공정을 대만 파워칩과의 합작사인 렉스칩으로 이식, 대규모 양산에 착수하는 방식으로 최첨단 D램의 원가를 줄이고 있다.

 3사의 이 같은 움직임은 D램 가격의 하락세로 인해 올해 연말부터는 최첨단 공정 D램에서의 원가경쟁력 확보가 시장 지배력을 높이는 핵심 수단으로 부상할 것이라는 판단에 따른 것으로 풀이된다.

 통상 D램 원가는 웨이퍼 한 장에서 생산할 수 있는 칩 수(넷다이)·최종품 중 정상품의 비율을 나타내는 수율·인건비와 감가상각 정도를 포함하는 팹 운영비용 등에 의해 좌우된다.

 삼성전자는 80나노 D램부터 적용한 6F²(6에프스퀘어) 셀 구조기술를 개선, 현 최첨단인 66나노 D램부터는 진보한(어드밴스드) 6F² 셀 구조를 채택하고 넷다이 향상에 박차를 가하고 있다. 진보한 6F² 셀 구조를 채택한 68나노 D램 제품의 수율이 안정화되면 삼성전자는 한 장의 웨이퍼에서 생산할 수 있는 칩 수를 기존 80나노급 D램에 비해 10∼20%까지 늘릴 수 있을 것으로 분석된다. 6F² 공정은 셀 면적이 8F²에 비해 약 20% 줄어들기 때문에, 웨이퍼당 칩 생산량이 늘어난다.

 하이닉스반도체는 이에 대항, 기존 8F² 셀 구조를 유지하면서도 신물질 도입으로 칩 크기를 줄이는 방식에 승부수를 던졌다. 하이닉스는 원가 경쟁력을 높이기 위해 66나노 공정부터 세계 최초로 반도체게이트의 물질을 기존 텅스텐실리사이드(WSi2)에서 텅스텐(W)으로 바꿨다.

 하이닉스 측은 구체적 기술의 공개를 꺼리고 있으나, 텅스텐실리사이트에 비해 전도율이 높은 텅스텐을 반도체게이트로 활용함으로써 넷다이를 10∼20% 늘리는 획기적인 기술인 것으로 전해지고 있다.

 국내업체와 달리 대만과 양산협력체제를 적극 구축하고 있는 엘피다는 첨단 70나노 D램 공정을 조기에 대만 팹으로 이식해 양산함으로써, 생산원가 절감을 꾀하고 있다. 지금까지 엘피다는 일본에 비해 팹 운영비용이 상대적으로 저렴한 대만협력사 파워칩을 이용해서 공정이 한 세대 정도 늦은 D램을 양산해 왔으나, 합작사인 렉스칩 설립과 함께 최첨단 공정 D램 양산을 맡김으로써 원가 경쟁력을 높인다는 계획이다. 렉스칩의 생산능력은 오는 11월 기준으로 300㎜ 웨이퍼 월 3만장, 내년 말에는 10만장에 이를 것으로 예상된다.

 반도체업계 고위관계자는 “올해 세계 반도체업계는 6년 만에 맞는 큰 불황기에 맞서기 위해 사활을 건 경쟁을 벌이고 있다”며 “최첨단 공정에서 승부를 벌이고 있는 삼성전자·하이닉스·엘피다는 최첨단 공정의 수율 안정과 함께 누가 더 생산원가를 낮추느냐가 내년 시장 판도를 결정할 것”으로 전망했다.

  심규호기자@전자신문, khsim@