국내 팹리스 기업 파네시아(대표 대표 정명수)는 AI 인프라를 겨냥한 'PCIe 6.4-CXL 3.2 퓨전 스위치' 칩을 올해 하반기 양산한다고 밝혔다.
이번 제품은 포트 기반 라우팅(PBR:Port-Based Routing)을 포함해 CXL 3.2 표준의 전체 기능을 구현한 세계 최초 스위치 칩으로, 지난해 10월 공개된 실리콘 샘플 양산 버전이다.
해당 스위치 칩은 GPU, CPU, 메모리 등 다양한 시스템 장치를 연결하는 중간 인터커넥트 역할을 수행한다. 단일 칩에서 PCIe와 CXL 프로토콜을 동시에 지원하는 것이 특징이다. 이를 통해 PCIe 기반 GPU와 스위치, CXL 지원 CPU, CXL 기반 메모리 확장 장치, AI 가속기 등 데이터센터와 HPC 환경을 구성하는 주요 장치를 하나의 패브릭으로 통합할 수 있다.
파네시아는 이 제품을 활용하면 컴포저블 아키텍처를 랙 단위로 구현할 수 있다고 설명했다. 컴포저블 아키텍처는 서버 내 자원을 개별적으로 고정 배치하는 대신, GPU·CPU·메모리 등을 공유 가능한 풀(pool) 형태로 분리한 뒤 워크로드 요구에 맞게 동적으로 조합하는 방식이다. 이를 통해 대규모 언어모델(LLM), 검색증강생성(RAG), 추천 시스템(DLRM) 등 대규모 AI 서비스는 물론 MPI 기반 과학 시뮬레이션과 같은 고성능 워크로드 처리 시 자원 활용도를 높이고 구축 비용과 운영비용을 동시에 절감할 수 있다.
이 제품의 가장 큰 특징은 포트 기반 라우팅 지원이다. 기존 계층 기반 라우팅이 트리 구조 중심으로 제한되는 반면에 포트 기반 라우팅은 스위치를 보다 자유로운 형태로 연결할 수 있어 패브릭 구성의 유연성을 높인다. 데이터 이동 경로를 단축할 수 있어 시스템 성능 개선에도 기여한다. 포트 기반 라우팅을 기반으로 구축된 패브릭 환경에서는 장치 간 Direct Peer-to-Peer 통신이 가능해 CPU 개입을 최소화하고 데이터 전달 효율을 높일 수 있다.
대규모 패브릭 구성을 위한 캐스케이딩 기능도 지원한다. 스위치 간 직접 연결을 통해 여러 서버 랙에 장착된 수천 개 이상의 장치를 단일 패브릭으로 통합할 수 있으며, 기존 이더넷 네트워크를 경유하지 않아 지연시간을 줄일 수 있다. 이는 대규모 AI 클러스터 환경에서 병목을 최소화하는 데 중요한 요소로 평가된다.
장치 간 통신 성능도 강화했다. 해당 스위치 칩은 CXL.cache, CXL.mem, CXL.io 등 CXL의 모든 서브 프로토콜을 지원해 캐시 일관성을 유지하고 불필요한 데이터 복사를 최소화한다. 여기에 PCIe 6세대의 64GT/s 데이터 전송 속도를 지원해 대용량 데이터 이동이 필요한 AI 및 HPC 워크로드 처리 성능을 향상시켰다.
파네시아는 자체 설계한 저지연 컨트롤러와 IP를 칩에 통합했다. 이 컨트롤러는 CXL 구조에 최적화된 형태로 설계돼 두 자릿수 나노초 수준의 낮은 지연시간을 제공하며, 시스템 전반의 응답 속도를 개선한다. 아울러 컨트롤러 로직을 유연하게 변경할 수 있어 고객 요구에 맞춘 커스텀 설계도 가능하다.
최근 AI 모델 규모가 급격히 확대되면서 데이터센터에서는 수백에서 수천 개의 가속기를 병렬로 연결하는 구조가 일반화되고 있다. 이 과정에서 개별 가속기의 성능뿐 아니라 장치 간 연결 효율이 전체 시스템 성능을 좌우하는 핵심 요소로 떠오르고 있다. 파네시아는 이번 패브릭 스위치 칩이 이러한 요구를 충족해 AI 데이터센터의 비용 대비 성능을 극대화할 수 있을 것으로 기대한다.
회사는 현재 파트너사를 대상으로 PCIe 6.4-CXL 3.2 퓨전 스위치 실리콘 샘플과 파일럿 시스템을 제공하고 있으며, 향후 양산을 통해 AI 데이터센터 및 HPC 시장 공략을 본격화할 계획이다.
김현민 기자 minkim@etnews.com
