양자 상태를 이용해 정보를 처리하는 양자컴퓨팅은 고전 컴퓨터로는 해결하기 어려운 문제를 다룰 수 있는 잠재력을 지닌 기술로 주목받아 왔다. 그러나 실용적인 양자컴퓨터를 구현하려면 오류가 적고 안정적인 '더 좋은 큐비트'와, 실제 계산이 가능한 수준의 '더 많은 큐비트'가 동시에 필요하다.
이 두 조건은 분리될 수 없다. 큐비트 오류가 충분히 낮지 않으면 양자 오류 정정이 작동하지 않으며, 반대로 큐비트 수가 부족하면 의미 있는 계산을 수행할 수 없다. 양자컴퓨터에서는 성능과 확장성이 함께 해결돼야 한다.
이러한 배경에서 실리콘(Si) 양자점 스핀 큐비트는 두 조건을 동시에 충족할 수 있는 기술로 평가받고 있다. 실리콘 양자점 구조에서는 단일 전자 또는 홀의 스핀 상태를 큐비트로 사용한다. 이 방식은 실험실 환경에서 긴 코히런스 시간과 높은 게이트 충실도를 반복적으로 입증해 왔으며, 기존 CMOS 제조 기술과의 높은 호환성은 웨이퍼 수준의 균일성과 수율 확보 가능성을 제공한다.
특히 MOS 구조 기반의 실리콘 양자점은 기존 트랜지스터와 유사한 형태를 갖고, 구조 크기 역시 약 100나노미터 수준으로 작아 많은 수의 큐비트를 집적하는 데 유리하다.
하지만 확장 과정에서 가장 큰 장애물 중 하나는 전하 잡음이다. 게이트 스택과 계면에서 발생하는 전하 잡음은 큐비트의 코히런스와 충실도를 저하시킨다. 실험실에서는 리프트오프 공정을 통해 전하 잡음을 낮춘 소자가 보고돼 왔지만, 이 방식은 대규모 시스템에 필요한 균일성과 재현성을 확보하기 어렵다. 반면 플라즈마 식각 기반 산업 공정은 계면 품질을 손상시켜 잡음을 증가시킬 수 있다.
이를 해결하기 위해 imec은 약 7년 전부터 실리콘 양자점 구조에 적합한 300㎜ 공정 플랫폼을 개발해 왔다. 공정 최적화를 통해 Si/SiO₂ 기반 MOS 게이트 스택에서 매우 낮은 수준의 전하 잡음이 재현성 있게 달성됐다. 이는 팹 호환 공정에서 구현됐다는 점에서 의미가 크다.
이후 imec은 해당 300㎜ 플랫폼에서 단일 및 이중 큐비트 연산이 높은 충실도로 제어될 수 있음을 입증했다. 큐비트 준비·측정 연산에서는 99.9%를 넘는 충실도가, 단일 및 이중 큐비트 게이트 연산에서도 99%를 상회하는 수치가 확인됐다. 전하 잡음이 충분히 억제된 환경에서는 실리콘에 남아 있는 핵스핀 동위원소가 충실도를 제한하는 주요 요인으로 나타났다.
확장을 위한 다음 단계에서는 공정 기술이 핵심 변수로 떠올랐다. imec은 단일 패터닝 극자외선(EUV) 리소그래피를 도입해 겹게이트 구조의 핵심 게이트 층을 구현함으로써, 웨이퍼 전면에서 높은 수율과 공정 제어, 정렬 정확도를 확보했다.
다만 겹게이트 구조는 큐비트 수가 늘어날수록 배선이 급격히 증가하는 한계를 지닌다. imec은 이를 해결하기 위해 단일 게이트 레이어 기반 아키텍처와 트릴리니어 양자점 구조를 제안했다. 이 구조는 제한된 금속 배선 층으로도 필요한 연결성을 유지하는 방식이다.
이러한 결과들은 실리콘 스핀 큐비트가 연구 단계를 넘어 실제 확장을 논의할 수 있는 기술 단계로 진입했음을 보여준다. imec은 고충실도 큐비트 실증과 공정 전환, 배선을 고려한 아키텍처 제안을 통해 실리콘 기반 대규모 양자컴퓨터로 가는 기술적 접근을 단계적으로 제시하고 있다. 이는 완성된 해법이 아니라 확장을 위한 학습과 검증의 과정이라는 점에서 의미를 갖는다.
크리스티안 더 흐레베 imec 펠로우 겸 양자컴퓨팅 연구 프로그램 책임자 kristiaan.degreve@imec.be