삼성전자 미래기술육성사업 일환으로 추진 중인 '수직 다이(Vertical Die)' 기반 패키징 기술 개발이 가시적 성과를 드러내고 있다. 한국과학기술원(KAIST) 권지민 교수가 주 연구책임자로 선정된 이 프로젝트는 기존 고대역폭메모리(HBM)의 구조적 한계를 극복할 새로운 해법으로 주목받는다.
8일 업계에 따르면 수직 다이 연구 성과를 담은 권 교수팀 논문이 이달 열린 'IEEE Symposium on VLSI Technology and Circuits(VLSI 심포지엄) 2026'에 채택됐다. VLSI 심포지엄은 세계 최고 권위의 반도체 소자·회로 통합 프리미어 국제 학회 중 하나다.
현재 HBM 기술은 칩(D램)을 층층히 쌓고 실리콘을 관통하는 구멍인 실리콘 관통전극(TSV)을 뚫어 층 간 데이터를 전달하는 구조를 쓴다. 그런데 TSV를 형성할 때마다 다이 면적 일부를 희생해야 하므로 입출력 단자(I/O) 수를 무한정 늘리기 어렵다(HBM4 기준 약 2048개). 층 수가 쌓일수록 열 방출이 어려워지는 발열 문제도 있다.
수직 다이(V-die)는 기존 HBM이 칩을 가로로 쌓는 방식과 달리, 칩을 책꽂이처럼 세로(90도)로 세워 배치한다. 이 구조에서는 다이의 긴 측면(엣지) 전체를 패드 영역으로 활용할 수 있어, 입출력 단자(I/O) 수를 크게 늘릴 수 있다.
권 교수팀은 수직 다이 구조가 동일 면적 기준 입출력 단자(I/O) 숫자를 HBM4(약 2048개) 대비 10배(약 2만개) 확장 가능하다는 연구 성과를 확보했다. 대역폭(Bandwidth) 역시 4배로 향상됐고 데이터 읽기 지연시간(Latency)도 크게 단축됐다.
연구팀은 이론적 제안을 넘어 실증 단계에서도 의미 있는 진전을 이뤘다. 차세대 기판으로 주목받는 유리 기판 위에 직접 구리를 도금하고 전송 라인을 제작해 신호 무결성(SI)을 검증했다. 올해 실리콘 칩 본더를 도입해 실제 수직 접합 공정을 진행할 계획이다.
발열 관리에도 독창적인 접근을 시도하고 있다. 칩 사이 미세 틈을 냉각수가 흐르는 통로로 활용하는 '다이렉트 리퀴드 쿨링' 방식을 적용해 모든 층에서 균일한 온도를 유지할 수 있도록 설계했다. 미세 채널 내 난류와 유체 흐름 문제를 극복하기 위해 AI를 활용한 불규칙 필러 구조 배치도 검토 중이다.
해당 프로젝트는 2025년 하반기 삼성미래기술육성사업에 선정돼 올해부터 본격 연구에 들어갔다. 업계에서는 수직 다이 기술이 상용화될 경우 초거대 AI 모델 연산에 최적화된 저전력·고성능 하드웨어를 실현할 수 있을 것으로 기대하고 있다.
이형두 기자 dudu@etnews.com
