분리된 칩 상태에서 조립하는 기존 반도체 조립방식과 달리 칩들이 절단되지 않은 웨이퍼 상태에서 모든 조립과정을 마치는 「웨이퍼 레벨 패키징」이 차세대 칩스케일패키지(CSP) 기술로 떠오르고 있다.
이 기술을 적용할 경우 마이크로 BGA(Ball Grid Array)나 MLP(Micro Leaded Packaging) 등 현재 선보이고 있는 CSP 기술보다 비용을 더 낮출 수 있을 것으로 전망돼 급속한 시장확대가 예상된다.
최근 내셔널세미컨덕터(NS)가 웨이퍼 레벨 패키지 기술을 처음으로 도입, 마이크로SMD라는 패키지를 선보인 데 이어 내년에는 인텔도 웨이퍼 레벨 패키지 기술을 도입키로 해 업체들의 관심이 높아지고 있다.
웨이퍼 레벨 패키지 기술은 말 그대로 여러 칩들이 붙어 있는 웨이퍼 상태에서 다이본딩·와이어본딩·몰딩·트리밍·마킹 등 일련의 조립공정을 마친 후 이를 절단하는 기술로 반도체 완제품 크기가 칩과 거의 동일하다. 현재까지 모든 조립공정은 웨이퍼를 각자의 칩으로 절단한 후 이뤄졌다.
NS는 지난달 웨이퍼 레벨 패키지 기술을 도입한 듀얼 증폭기를 선보인 데 이어 연차적으로 비교기, 아날로그 디지털 변환기(A/D컨버터) 등 자사에서 생산하는 모든 아날로그 IC에 이 패키지 기술을 도입키로 했다. 입출력 포트수도 현재 8개에서 20개까지 확대한다는 방침이다.
NS 한국지사의 한 관계자는 『이 기술을 도입하면 기존 조립공정에서 필요로 했던 여러 과정과 재료를 생략할 수 있어 패키지 비용을 크게 줄일 수 있다』며 『1년 내에 자체 생산 증폭기의 75% 정도를 이 패키지 기술로 채용할 계획』이라고 밝혔다.
인텔도 최근 내년에 생산할 일부 플래시 메모리 제품에 웨이퍼 레벨 패키지 기술을 도입키로 한 것으로 알려졌다.
인텔이 이 기술을 적용키로 한 것은 플래시 메모리가 이동전화나 디지털 카메라 등 사용이 확대되면서 칩 크기가 중요한 변수로 부상했기 때문이다. 인텔측은 이 기술을 도입하면 플래시 메모리 제품당 현재 CSP패키지 조립비용에 비해 10∼20센트 정도의 비용절감 효과가 발생할 것으로 예상하고 있다.
국내업체 중에서는 세계 최대 조립업체인 아남반도체가 기술개발을 추진중이며 현대전자에서 분리한 반도체 조립회사인 칩팩코리아는 오는 2000년 상용화를 목표로 자체 기술을 개발중이다.
업계 한 관계자는 『마이크로 BGA의 경우 핀당 조립비용이 너무 높아 시장 도입이 늦춰지고 있는 상황』이라며 『웨이퍼 레벨 패키지 기술이 신뢰성만 보장된다면 조립비용을 크게 낮출 수 있어 오는 2000년 이후부터 CSP 중심기술로 부상할 가능성이 높다』고 전망했다.
<유형준 기자>