이세광
◇80년 서울대 금속공학과 졸업
◇83년 서울대 금속공학 석사
◇86년 서울대 금속공학 박사
◇86년 KIST 재료공학부 선임연구원
◇94년 KIST 금속연구부 책임연구원
◇96년 AMK 기술연구소 연구위원
그동안 반도체 제조기술 영역에서 끊임없이 제기돼 왔던 의문 가운데 하나가 금속배선 관련 문제다. 즉, 현재 반도체 제조에 주로 사용되는 알루미늄(Al)배선기술이 차세대 초고속·초고집적 반도체 제조에까지 계속 사용될 수 있느냐의 문제였다.
그리고 최근 이에 대한 해답으로 등장한 것이 알루미늄 대신에 구리(Al))를 반도체의 금속배선 재료로 사용하는 것이다.
일반인들이 잘 알고 있듯이 거의 모든 전기배선 재료는 구리다. 그럼에도 불구하고 유독 반도체 분야에서 알루미늄배선이 사용됐던 이유는 구리배선기술이 그만큼 어려웠고 알루미늄배선기술의 경제성 및 타 공정과 연계된 수많은 기술축적이 구리배선기술로의 변화를 어렵게 해왔다.
더욱이 구리배선은 알루미늄과는 달리 식각이 잘 되지 않아 원하는 패턴으로 만들어 내기가 곤란했고 구리물질이 지닌 유독성도 이의 상용화를 가로막았다.
하지만 마이크로프로세서칩의 경우만 보더라도 텅스텐(W)플러그와 알루미늄배선을 위주로 하면 10∼12층의 금속배선이 필요한 반면 구리배선을 적용하면 6∼8층 정도로 해결이 가능하다.
이는 구리가 낮은 저항과 우수한 전자이동(Electromigration) 저항 특성을 가지고 있기 때문에 고밀도의 전류를 감당할 수 있고 기존의 실리콘 산화물(SiO₂) 대신에 저유전체 물질을 금속배선의 절연체로 사용함으로써 칩의 동작속도 저하도 막을 수 있기 때문이다.
그렇다면 어떠한 방식으로 구리배선기술이 실용화에 성공할 수 있을까.
기존의 건식 식각기술로는 구리패턴을 얻을 수 없는 기술적 한계 때문에 소위 이중상감(Dual Damascene)기술이라고 하는 방법이 개발됐고 이를 이용한 구리배선기술이 현실적으로 가능하게 됐다.
상감(Damascene)기술이란 우리나라 고려청자 제작시에 무늬를 만들어 넣는 기법과 같은 것으로 무늬를 그리고 홈을 파낸 뒤 색깔이 다른 흙으로 발라 덮어주고 나서 위의 흙을 문질러 닦아내면 홈 속에 남게되는 색깔은 다른 흙의 무늬로 만들어 지는 것이다. 구리칩 제조시의 이중상감기술도 이와 마찬가지다.
먼저 저유전율 재료를 이용한 절연층을 덮고 화학·기계적 연마(CMP)공정으로 평평하게 만든 뒤 절연층에 구멍을 내어 나중에 구리배선이 연결될 통로를 만들어 놓는다.
그리고 구리가 조금이라도 절연층에 들어갈 수 없도록 배리어(barrier)층이라고 하는 탄탈(Ta) 또는 질화탄탈(TaN)막을 형성한 후 이를 구리로 채운다.
현재 구리칩을 제조하거나 혹은 제조를 준비하는 칩메이커들은 모두 구리도금기술을 이용해서 구리를 채우려고 하므로 구리도금을 위한 전처리 단계로 얇은 구리막을 미리 입혀 구리도금시에 전극으로 이용한다. 구리도금을 통해 입혀진 구리는 절연층에 파놓은 구리배선용 통로 외에도 절연층 위까지 모두 덮히게 되므로 최종적으로 구리를 갈아내어(CMP공정) 절연층이 드러나는 곳까지 진행하면 원하는 구리배선 패턴을 얻게 된다.
여기서 사용되는 저유전체 물질은 유전율 3 이하의 재료들이 이용될 것이며 이중상감공정의 식각에는 기존 반도체 제조공정에 이용되던 질화실리콘(Si₃N₄)은 유전율이 커서 이용되지 못하므로 이에 대한 대체 물질(예 : Blok)이 개발중이다.
또한 구리배선층과 연결된 구리 표면이 산화되어 있어도 저항 증가를 야기시키므로 이를 제거하는 기술이 필수적이다. 이를 위해 플라즈마 속에 수소를 포함시켜 수소에 의한 환원반응을 통해 산화구리를 구리로 환원시킴으로써 구리원자들이 튀는 일이 없도록 하는 새로운 공정기술이 적용된다.
실제 이 공정의 적용은 연결(Via)저항을 크게 낮추고 공정진행시 입자(Particle) 발생도 감소시키는 이점이 있다.
한편, 구리가 절연층에 들어가지 못하도록 막는 배리어층으로 이용되는 탄탈이나 질화탄탈(TaN)은 구리와 반응하지 않고 구리가 설사 미량 침투해도 구리의 이동이 지극히 미미한 물질이므로 확산계수와 전기저항이 그다지 높지 않아 향후 구리배선의 배리어 물질로 쓰일 것이 확실하다. 그리고 이 배리어 물질이 좁고 깊은 구멍에 고르게 입혀지게 하기 위해서는 기존 금속증착방식인 PVD(Physical Vapor Deposition)방법보다는 한 단계 진전된 방식을 이용해야 한다.
이러한 목적으로 개발된 장비기술로는 IMP(Ionized Metal Plasma)기술과 HCM(Hollow Cathode Magnetron) 및 LTS(Long Throw Sputtering)방식 등이 있다. 이들 장비의 핵심 성능은 배리어층의 저항 균일성과 두께 균일성 그리고 특성의 재현성 등에 대한 요구을 얼마나 잘 만족하느냐에 달려 있다.
이와 함께 현재 반도체 구리배선 공정에 널리 적용되고 있는 것이 구리도금기술이다.
구리도금기술은 황산구리 용액 속에 양극의 구리판과 음극의 실리콘 웨이퍼를 넣어 전기를 통하게 함으로써 구리를 실리콘 웨이퍼에 도금하는 것이다. 음극의 실리콘 웨이퍼쪽이 전기가 잘 통해야 하므로 배리어층 위에 구리가 얇게 덮힌 실리콘 웨이퍼를 음극으로 사용한다.
음극으로 이용되기에 필요한 얇은 구리층은 소위 씨앗층(Seed Layer)이라고 하는데 이 씨앗층의 균일성과 표면 특성이 도금공정에 크게 영향을 미친다. 이 씨앗층의 제조기술은 배리어층의 제조기술과 같은 방법을 이용한다.
이러한 구리도금의 이점은 값이 싸고 도금이 진행됨에 따라 저절로 평탄화가 이루어져 후속되는 CMP공정에 유리하다는 것이다.
구리배선에 이용되는 도금기술은 실리콘 웨이퍼 이송과 도금액 및 용액관리기술 등 세가지 주요 기능이 요구된다. 우선, 실리콘 웨이퍼 이송기술의 핵심은 생산성에 직결되는 하드웨어기술이며 도금 후 웨이퍼에 묻은 도금액이 잘 제거돼야 하고 도금액에 의한 기계부품의 부식 문제도 없어야 한다.
도금액의 경우 부식성이 덜한 것이 바람직하나 역시 초점은 도금층의 균일성과 연결구멍 내에 구리도금이 잘 이뤄지도록 하는 첨가제 기술이 중요하다. 아무리 우수한 도금액이 이용된다고 하더라도 양산 과정에서 농도 변화가 생기면 도금 불량이 발생하므로 도금액 농도에 대한 공정중 상시분석(Online Analysis) 및 부족한 성분의 즉석 보충기능(Online Dosing)이 필수적이다.
도금이 완료된 실리콘 웨이퍼는 도금액을 완전히 세척한 뒤 꺼낼수 있도록 회전→세정→건조 단계를 거쳐야 도금액에 의한 구리 표면의 재부식을 막을 수 있다. 구리가 다른 장비를 오염시키는 것을 막기 위한 EBR(Edge Bead Removal)과정과 도금 후 열처리과정이 필요하다.
도금이 끝난 실리콘 웨이퍼는 CMP공정에 의해 최종 구리배선 구조를 완성하게 된다. CMP공정은 구리가 움푹 파이거나(Dishing) 산화막이 침식되는(Erosion) 등의 각종 문제를 방지할 수 있어야 한다. 또한 CMP 후의 세정공정이 불완전하면 부식 및 미세 결함을 유발하여 소자 성능저하 및 공정수율의 감소를 초래한다.
현재 상용화된 구리 CMP장비는 크게 회전식(Rotary Type)과 일자식(Linear Type)으로 구분된다. 가장 일반적이며 많이 상용화된 방식은 회전식으로서 웨이퍼를 연마하는 패드(Pad)가 부착된 플래튼(Platen)과 웨이퍼를 지지하는 헤드가 서로 같은 시계방향으로 회전운동을 하면서 구리층을 연마하는 방식이다. 이에 반해 일자식은 웨이퍼가 부착된 헤드는 회전운동을 하지만 패드가 부착된 벨트 형태의 플래튼이 직선운동을 하여 구리층을 연마하게 된다.
또한 후세정 장치와의 결합 측면에서 CMP장비와 후세정 장치가 각각 분리된 분리형(Standalone Type)과 이들이 결합된 결합형(Integration Type)이 있으며 구리 CMP의 경우 공정 부산물 중에 구리금속 및 이온이 포함되어 배출될 가능성이 있으므로 환경적인 측면에서 이의 완전한 제거 및 회수를 위해 결합형을 사용하는 것이 업계의 최근 추세다.
어느 방식이든간에 구리 CMP가 갖추어야 할 장비상의 요구조건은 공정적인 측면에서 구리 손실을 억제하는 동시에 전체적인 구리 손실과 층간 절연막 손실을 최소화하면서 평탄화된 균일한 두께의 구리배선구조를 얻는 것이다.
구리도금 외에 현재 연구개발이 진행중인 구리증착기술로는 소위 「DryFill Cu」라는 방법이 있다. 이 DryFill Cu 방법은 질화탄탈 혹은 탄탈 배리어막을 형성한 후 화학증착(CVD)법으로 구리를 증착하는 것이다.
이 증착기술은 평평한 곳은 물론 좁고 깊은 구멍 내부에도 균일한 두께의 구리층 코팅이 가능하기 때문에 점점 좁아지고 깊어지는 구조를 지닐 차세대 반도체칩의 제조에 반드시 필요하게 될 전망이다.
더욱이 이 기술은 전자이동(Electromigration)에 대한 저항 특성이 구리도금에 의한 배선보다 훨씬 우수한 것으로 알려져 있어 향후 차세대 반도체칩 제조기술로 주목받고 있다.
현재 구리칩 제조기술이 실제 도입되고 있는 마이크로프로세서 분야의 기술 선도는 주로 미국에서 이뤄져 왔다. 따라서 이들 업체는 구리공정에 대한 기술적 노하우를 상당 수준 축적한데 반해 우리나라는 아직 이 분야에 대해 충분한 기술적 노하우를 확보하지 못하고 있다.
특히 국내 반도체업체들이 주력하고 있는 D램의 경우 구리칩 기술이 실제 적용되기 위해서는 많은 시간이 소요될 것으로 예상되나 결국 세계 D램 제조기술을 선도하고 있는 국내 업체가 세계 최초로 구리칩 기술을 D램에 도입할 것으로 보여 이에 대한 국내 업체들의 보다 적극적인 기술확보 및 개발 노력이 절실한 시점이다.