트랜지스터는 실제로 어디까지 더 작아질 수 있을까? 한국과학기술원(KAIST·총장 이광형) 연구진이 원자 수준 계산으로 그 한계를 예측하는 기술을 개발했다.
KAIST는 김용훈 전기 및 전자공학부 교수팀이 컴퓨터 시뮬레이션을 활용해 차세대 반도체 소자 개발의 핵심 난관인 트랜지스터 미세화 한계를 분석·예측할 수 있는 기술을 개발했다고 14일 밝혔다.
트랜지스터는 더 높은 성능과 낮은 전력 소모를 구현하고자 계속 소형화됐는데, 이것이 지나치면 전자가 에너지 장벽을 뚫고 새어 나가는 '양자터널링' 현상 탓에 전류 제어가 어려워진다.
양자터널링 한계 내에서 트랜지스터를 작게 만들어야 하는데, 현재 기술로는 금속 전극과 반도체가 만나는 접촉부를 원자 수준에서 정밀 조절하고 정량 분석하기 어렵다.
연구팀은 원자·전자 움직임을 기본 물리 법칙만으로 계산하는 제1원리 계산(실험 데이터 없이 물질 성질을 계산하는 방법)을 활용해 이 문제를 해결했다.
금속 전극과 반도체가 만나는 부분에서 발생하는 복잡한 양자 현상을 정밀 분석할 수 있는 '다공간 밀도범함구론'이라는 이론-계산 체계를 직접 개발해 보고한 바 있는데, 이를 기반으로 접촉저항(금속 전극과 반도체가 만나는 부분에서 발생하는 전류 흐름 저항)과 양자터널링 한계(전자가 새어 들어가 전류 제어가 어려워지는 최소 길이)를 원자 수준에서 예측하는 전산 설계 플랫폼을 구축했다.
연구팀은 이 기술을 차세대 반도체 후보 물질인 단일층 이황화몰리브덴(MoS₂) 소자에 적용했다. 그 결과 금속 전극 종류와 접촉 구조에 따라 전자가 채널(트랜지스터 내부에서 전류가 흐르는 통로) 안으로 얼마나 깊이 침투하는지, 또 이로 인해 전류 흐름 제어가 얼마나 방해받는지를 정량 분석할 수 있었다.
연구 결과, 임계 터널링 길이(전자가 채널 안으로 침투해 트랜지스터 동작에 영향을 주기 시작하는 최소 길이)는 고정된 값이 아니었다. 소재 조합과 구조 설계에 따라 트랜지스터를 어디까지 작게 만들 수 있는지가 달라질 수 있다는 의미다.
특히 연구팀은 고려한 후보 금속 종류와 접촉 구조 중에서, 전자가 새어 나가기 시작하는 한계 지점을 4㎚ 미만까지 줄일 수 있음을 확인했다.
김용훈 교수는 “실험적으로 확인하기 어려운 10㎚ 이하 영역 양자역학적 현상을 계산해 차세대 트랜지스터 설계에 활용할 수 있는 길을 열었다”고 말했다.
김태형 박사가 제1저자로 참여한 이번 연구는 '네이처 파트너 저널 npj Computational Materials'에 5월 28일 자 온라인 게재됐다.
김영준 기자 kyj85@etnews.com
