「3백㎜(12인치) 웨이퍼 반도체 공정의 실질적인 도입 시기는 과연 언제쯤일까.」
올해부터 본격화될 것으로 예상되던 3백㎜ 웨이퍼 공정이 당초 기대와 달리 상당 기간 연기될 조짐을 보임에 따라 이의 구체적인 도입 시기를 둘러싼 업계간 논란이 가열되고 있다.
3백㎜ 웨이퍼 공정은 현재 주로 사용되는 2백㎜(8인치) 웨이퍼보다 1.5배 가량 큰 대구경 웨이퍼를 사용하는 차세대 반도체 제조기술로 기존 2백㎜ 웨이퍼보다 생산성이 2.25배 이상 높아 반도체 제조원가 절감 측면에서 크게 유리하다.
실제로 0.18미크론 공정의 2백56MD램 생산라인을 기준으로 할 때 2백㎜ 웨이퍼가 단위당 2백개의 칩을 생산할 수 있는 데 반해 3백㎜ 웨이퍼 공정을 도입하면 4백70개를 생산할 수 있다.
이에 따라 국내 반도체 3사를 포함해 NEC·히타치 등 일본업체들과 인텔·TI·모토롤러·지멘스 등 미국 및 유럽업체들 대부분이 향후 반도체시장을 이끌어 갈 3백㎜ 웨이퍼 공정에 대응, 최소한 후발업체로 처지지 않는다는 전략 아래 파일럿 라인의 건설과 함께 본격적인 양산라인 구축을 준비해왔다.
반도체 전문가들도 『동일한 칩 생산량을 전제로 할 때 3백㎜ 웨이퍼 공정라인의 구축 비용이 2백㎜ 라인의 71% 수준이며 투자비 회수기간도 3년7개월로 2백㎜ 라인보다 1년 이상 빨라 설비 투자의 효율성 측면에서도 훨씬 유리해 이의 도입 여부에 재론의 여지가 없다』고 말했다.
하지만 3백㎜ 웨이퍼 공정의 구체적인 도입 시기에 대해서는 그 누구도 확실한 대답을 내놓지 못하고 있는 상황이다. 당초 예상대로라면 일부 선진 반도체업체를 중심으로 올해부터 3백㎜ 라인 구축이 본격화돼야 했다.
그러나 이러한 전망은 완전히 빗나가 현재까지 3백㎜ 웨이퍼 라인의 건설을 위한 구체적인 설비 투자에 착수한 회사는 한 군데도 없다.
반도체 경기의 불황과 설비 투자 축소로 일부 업체의 3백㎜ 파일럿 라인 건설조차 계속 연기되고 있으며 3백㎜ 웨이퍼 공정 도입에 대해 가장 많은 관심을 보였던 인텔도 올 하반기로 예정했던 3백㎜ 라인 건설 계획을 실행에 옮기지 못하고 있는 상황이다.
더욱이 리소그래피를 비롯한 일부 핵심 공정 분야에서 3백㎜ 웨이퍼 대응 장비의 개발 수준이 양산 적용 단계에까지 못 미치는 데다 「슈링크 기술」이라고 하는 칩사이즈 소형화 기술의 빠른 발전도 3백㎜ 웨이퍼 공정의 조기 도입을 가로막는 결정적 요인이 되고 있다.
이를 근거로 일부 반도체 전문가들은 『0.15미크론 공정 기술이 본격 도입될 2001년 경에나 가서야 세계 반도체업계가 3백㎜ 웨이퍼 라인에 대한 실질적인 구축 작업에 착수할 수 있을 것』으로 전망했다.
이에 반해 반도체 관계자들 중 일부는 『인터내셔널 세마테크(International SEmiconductor MAnufacturing TECHnology)와 반도체첨단테크놀로지(세리트) 등과 같은 대표적인 3백㎜ 웨이퍼 관련 기술 표준화기구들의 최근 움직임을 볼 때 내년부터 3백㎜ 라인 구축에 대한 구체적인 작업이 시작될 것』으로 보고 있다.
이러한 엇갈린 전망속에 국내 반도체업계는 3백㎜ 웨이퍼 라인의 실제 구축 시기는 당초 예상보다 최소 1년 이상 연기돼 오는 2000년 하반기 정도가 될 것으로 보고 이에 대한 사전 준비 작업에 착수한 것으로 알려졌다.
결국 5∼6년 이상 계속돼온 3백㎜ 웨이퍼 공정 도입에 대한 실질적인 논의는 오는 21세기 숙제로 다시 넘어갈 가능성이 점차 높아지는 분위기다.
<주상돈 기자>