반도체 패키징이 시스템 전체 성능을 좌우할 만큼 중요성이 커졌다는 진단이 나왔다. 반도체 끝단에서 이뤄지는 작업, 즉 '후공정'으로 평가됐던 패키징이 이제 최종 완제품의 성능과 효율을 결정짓는 핵심 요소로 부상했다는 것이다. 이에 따라 패키징 설계도 제품 기획 단계부터 참여해 시스템 레벨에서 이뤄져야 한다는 지적이다.
김대우 삼성전자 패키지개발팀장 상무는 4~7일 대구 인터불고 호텔에서 열린 제23회 전자패키징 국제학술대회(ISMP 2025)에 연사로 나서 “이제 패키징은 더 이상 끝단 공정이 아니라 시스템 혁신의 시작점”이라며 “단순히 칩 하나의 성능이 아니라 시스템 전체를 최적화하는 접근이 이뤄지고 있다”고 밝혔다.
이는 STCO(System-Technology Co-Optimization)로도 불리는 시스템 레벨 패키지의 중요성을 강조한 것이다. 패키지가 물리적 결합을 넘어 시스템의 전력·열·신호 등을 최적화해 스마트폰과 같은 최종 완제품의 성능을 개선하는데 집중하는 형태로 진화했다는 설명이다.
대표 사례로 모바일 애플리케이션 프로세서(AP) '엑시노스 2600'에 적용한 '히트 패스 블록(HPB)'이 소개됐다. HPB는 방열 블록으로 모바일 AP 위에 D램과 함께 패키징된다. 열방출 성능을 극대화하기 위해 삼성 시스템LSI는 AP 설계를 최적화했고, 그 결과 전작 대비 AP 제품의 열특성을 30%가량 향상시킬 수 있었다.
맞춤형 고대역폭메모리(HBM4E)를 위해 고객사와 긴밀하게 협력하는 것도 같은 맥락이다. 반도체 간 통신(PHY) 기능을 담당하던 베이스다이에 연산 코어를 넣어 AI 반도체 연산 기능 일부를 분담하면 시스템 전체의 전력 소모량을 줄일 수 있다. 하지만 높아지는 발열을 고려한 설계가 고려돼야 한다.
김 상무는 “STCO 시대 패키징에서는 시스템 아키텍처, 시뮬레이션, 소재, 열 모델링 등을 통합적으로 이해해야 한다”며 “이를 위해 고객과 칩 설계업체(EDA), 패키징 업체(OSAT) 등 생태계 구성원 간의 협력이 더욱 중요해질 것”이라고 말했다.
인텔 패키지·테스트 기술개발 조직 ATTD를 총괄했던 이춘흥 박사도 “패키징은 더 이상 후공정이 아니라 전공정 수준의 물리학적 과제로 발전했다“며 “지속 가능한 혁신을 위해 기업 간 협업뿐 아니라 산학 협력이 필수적”이라고 말했다.
그러면서 패키징 업계가 AI로 인해 급증한 인해 반도체 성능·전력효율 개선 요구에 적극 대응해야 한다고 조언했다. AI 데이터센터 투자비 증가, 전력 공급난 등을 고려하더라도 공동패키징광학(CPO), 유리기판과 같은 새로운 기술이 지속적으로 요구될 것이라는 판단에서다.
ISMP는 한국마이크로전자 및 패키징학회(KMEPS)가 주관하는 국내 최대 규모의 국제 학술대회다. 올해는 기업, 대학, 연구기관뿐 아니라 학생까지 800여명이 참가해 역대 최대 규모로 열렸다. 일본 ICEP, 대만 IMPACT 등 해외 학회에서도 연사로 참가했으며, 기조강연은 '칩렛' 개념을 최초로 정의한 브라이언 블랙 칩렛즈 최고경영자(CEO)가 맡아 관심이 쏠렸다.
주영창 한국마이크로전자 및 패키징학회 학회장은 “ISMP는 다양한 국가와 교류를 확대하고 산·학·연을 잇는 가교 역할을 강화해 나가고 있다”며 “세계 첨단 패키징·테스트 분야에서의 학술대회 권위를 높여나가겠다”고 말했다.
대구=
박진형 기자 jin@etnews.com
