시높시스가 2나노미터(㎚) 공정에 칩렛 표준을 적용하는데 성공했다. 서로 다른 반도체를 연결, 성능을 극대화하는 기술이 최첨단 공정까지 확대되고 있다.
반도체 설계자동화(EDA) 및 설계자산(IP) 기업 시높시스는 최근 2㎚ 공정 기술로 64Gbps UCIe IP를 테이프아웃했다고 밝혔다.
테이프아웃은 각종 반도체 IP를 활용해 개발한 반도체 설계 작업을 완료, 생산으로 넘겼다는 의미다. 본격적인 제품 상용화를 위한 제조 단계로 진입, 양산 준비가 시작된 것이다. 이르면 올해 안에 시제품이 나올 것으로 예상된다.
UCIe는 대표적인 칩렛 표준이다. 칩렛은 서로 다른 기능을 하는 반도체를 연결해 성능을 끌어올리는 기술을 의미한다. 최근 회로 미세화 한계를 극복할 수 있는 대안으로 급부상했다. 그간 반도체 간 연결 기술이 통일되지 않아 어려움이 있었는데, 이를 위해 2022년 개방형 표준화 작업이 이뤄진 게 UCIe다. 삼성전자·인텔·TSMC·퀄컴·MS 등 반도체 기업과 빅테크 기업 다수가 참여하고 있다.
시높시스가 테이프아웃한 반도체는 64Gbps로 업계 최고 수준의 연결 속도를 구현했다.
시높시스 측은 “양산 준비가 완료된 UCIe 구현으로 에너지 효율성과 함께 핀당 64Gbps 성능을 제공, 설계자가 전력 소비 및 통합 위험을 관리하면서 대역폭 밀도를 극대화할 수 있다”며 “인공지능(AI), 고성능 컴퓨팅(HPC) 및 데이터 집약적 애플리케이션에 여러 반도체를 연결하는 '멀티 다이' 설계 방식을 도입해 혁신을 가속화할 수 있을 것”이라고 강조했다.
이번 테이프아웃 후 반도체 칩 생산을 담당할 위탁생산(파운드리) 기업은 공개되지 않았지만, 2㎚ 공정이 가능한 삼성전자·TSMC·인텔 중 한 곳으로 예상된다. 앞서 3개 파운드리 기업은 모두 UCIe를 2㎚ 공정에 최적화하는 작업을 선제적으로 추진해왔다.
권동준 기자 djkwon@etnews.com
