고성능 인공지능(AI) 반도체의 전력 소모 극대화로, 첨단 패키징 설계 패러다임이 신호 무결성(SI)과 전력 무결성(PI)을 함께 고려하는 복합 물리 동시 설계 및 인공지능(AI) 기반 자동화로 전환되고 있다는 분석이 나왔다.
권지민 한국과학기술원(KAIST) 전기및전자공학부 교수는 20일 열린 '2026 해동 패키징 기술 포럼'에서 글로벌 전자패키징 학회인 IEEE ECTC 분석을 바탕으로 '전기적(Electrical) 설계 및 해석 기술 동향'을 발표했다.
권 교수는 고대역폭메모리(HBM)와 칩렛 시스템의 데이터 전송 속도가 12~30Gbps 이상으로 빨라짐에 따라 인터포저 배선의 물리적 성질이 기존 저항-정전용량(RC) 중심 단순 충·방전에서 반사와 감쇠가 동반되는 손실 전송선(LC) 영역으로 이동했다고 진단했다.
이에 따라 SK하이닉스의 HBM 인터포저 영역 분류 지표 수립, 삼성전자의 12Gbps HBM4e 8층 인터포저 SI·PI 통합 설계 규칙 제시 등 인터포저 최적화 연구가 활발히 진행되고 있다.
전력 공급 및 물리적 병목을 해결하기 위한 패키지 아키텍처 혁신도 가속 중이다. 인텔은 실리콘 브리지 내부에 관통전극(TSV)을 결합해 수직 전력 공급 경로를 형성한 'EMIB-T'를 제시했으며, KAIST 테라랩은 칩렛 기반 UCIe 인터페이스를 적용해 대역폭을 유지하면서 HBM 물리계층(PHY) 면적을 80% 줄이는 설계를 선보였다.
권 교수는 “AI 가속기 환경에서는 공간적 부하에 맞춘 동적 전력 제어와 함께 신경망 대리 모델, 강화학습 등 AI 기반의 설계 자동화가 필수적”이라며 “신호와 전력 경로의 복잡한 간섭을 극복하는 패키지 설계 역량이 AI 하드웨어의 최종 성능을 좌우할 것”이라고 말했다.
이형두 기자 dudu@etnews.com
