차세대 D램의 핵심 관문인 '4F²(포에프 스퀘어)' 셀 구조를 둘러싸고 글로벌 메모리 반도체 업계의 셈법이 완전히 엇갈렸다. 마이크론이 비용과 복잡성 문제를 이유로 4F² 불채택을 선언한 반면, 삼성전자와 SK하이닉스, 중국 창신메모리(CXMT)는 4F² 상용화에 속도를 내며 기술 노선이 정면으로 충돌하고 있다.
D램 미세화의 역사는 데이터 1비트를 저장하는 최소 단위인 '셀(Cell)'의 바닥 면적을 줄이는 과정이었다. 셀 면적은 최소 회로 선폭(F)의 제곱으로 표기한다. 과거 8F²에서 출발한 D램 구조는 2010년대 초반 이후 현재의 10나노급 6세대(1c) 공정까지 10여 년간 '6F²(가로3F×세로2F)' 체제에 머물러 있다.
문제는 '커패시터(축전기) 간격'이라는 물리적 난제다. 아랫부분의 트랜지스터를 수직으로 세워 바닥 면적을 4F²로 줄이더라도, 그 위에 거대한 기둥처럼 솟아오르는 커패시터들이 서로 쓰러지거나 간섭을 일으키지 않도록 최소한의 물리적 간격을 확보해야 한다.
한국과 중국 기업들은 3차원 D램 상용화(2030년 전후 예상) 이전의 기술 공백기를 메우기 위해 정면 돌파를 택했다.
삼성전자는 약 5년 전부터 4F² 기술을 선행 연구해 왔으며, 채널을 수직으로 세우는 '수직 채널 트랜지스터(VCT)' 고도화에 집중하고 있다. 누설 전류를 잡기 위한 산화물 반도체(IGZO) 신소재 연구와 함께, 셀 어레이 웨이퍼와 주변부 회로(페리) 웨이퍼를 따로 만들어 위아래로 붙이는 '웨이퍼 본딩' 기술을 결합해 커패시터 공간 한계를 돌파한다는 구상이다.
SK하이닉스는 '4F² VG(수직 게이트) 플랫폼'을 전면에 내세웠다. 지난해 4F² VG와 웨이퍼 본딩을 결합한 연구 결과를 공개하며 10나노 이하 공정의 구체적인 청사진을 제시한 바 있다. 4F² VG로 고집적·저전력 한계를 넘고, 장기적으로 3D D램으로 이행하는 투트랙 전략이다.
중국 CXMT 역시 미국의 극자외선(EUV) 노광장비 통제로 선폭 미세화가 막히자, 구형 불화아르곤(ArF) 장비로도 칩 면적을 줄일 수 있는 4F² 구조 전환에 사력을 다하며 기습 추격을 노리고 있다. 4F² 서버용 D램을 조기 상용화해 한국 기업들을 추격할 계획이다.
만약 한국 기업들이 커패시터 간격과 누설 전류 문제를 극복하고 2027~2028년경 4F² 기반 D램 양산에 성공한다면, 6F²에 머물러 있는 마이크론을 상대로 원가 경쟁력과 칩 밀도에서 압도적인 격차를 벌릴 수 있다.
반대로 4F² 공정 수율과 비용 통제에 실패할 경우, 막대한 매몰 비용을 떠안은 채 마이크론의 6F² 연장 노선에 추격을 허용하는 리스크를 안게 된다.
소재·부품·장비(소부장) 생태계에 미치는 파장도 크다. 삼성·SK의 4F²(VCT·VG) 노선이 주류가 되면 수직 구조 형성을 위한 초정밀 원자층증착(ALD) 및 극단적 종횡비(HAR) 식각 장비의 중요성이 극대화된다.
이후 3D D램 시대에도 위로 쌓아 올리는 '증착(ALD/CVD)'과 '식각(Etching)' 공정이 선폭 축소보다 더 중요해진다. 3D D램은 평면에서 방 크기를 줄이는 대신, 방 자체를 아파트처럼 수직으로 쌓아올리는 방식이다. 낸드플래시 메모리는 10년 전부터 이 방식을 쓰고 있지만, 구조가 복잡한 D램은 아직 상용화 전이다.
이형두 기자 dudu@etnews.com
